正方形的面积公式是什么计算机组成原理的公式

2020年10月6日发(作者：冯英子)

1、浮点数：尾数*2
阶码

步骤：①把十进制转化成二 进制，写成如上形式②把尾数和阶码求补码（阶
码还可以求移码）③写成浮点数的表示格式：⑴阶码+尾 数（数符+尾数值）⑵
数符+阶码+尾数值④注意规格化
2补码①正数：补码=原码②负数：补码=除符号位，其他数全部取反，末位加1
2、[-x]
补
=[x]
补
包括符号位全部取反，末位加1
3、移码=补码的符号位取反
4、补码一位乘法①y
n
=y
n+1
，只右移一位部分积②y
n
=0，加[x]
补
，再右移一位；yn
=1，
加[-x]
补
，再右移一位。
5、海明码：步骤①根 据题目中收端的N=k+r≤2
r
—1（N为校验码位数）②按位
置标出Pi和Bi③ 分别求出Pi的值④写入海明码数中。纠错①计算Gi，得出的
二进制数转化为十进制数，G
1
G
2
G
3
=000表示无错②等于几就是第几个数字错③
将 错的数字取反
@表示异或
㈠11位校验码中，P1=b1@b2@b4@b5 @b7；P2=b1@b3@b4@b7；
P3=b2@b3@b4；P4=b5@b6@b7
㈡纠错中，G1=P1@b1@b2@b4@b5@b7；G2=P2@b1@b3@b4@b7 ；
G3=P3@b2@b3@b4；G4=P4@b5@b6@b7
6、高速缓存的基本原理
① CPU与cache之间的数据交换是以字为单位，而cache与主存之间的数据交换
是 以块为单位。一个块由若干定长字组成的。②当CPU读取主存中一个字时，
便发出此字的内存地址到c ache和主存。此时cache控制逻辑依据地址判断此字
当前是否在 cache中：若是，此字立 即传送给CPU；若非，则用主存读周期把
此字从主存读出送到CPU，与此同时，把含有这个字的整个 数据块从主存读出
送到cache中。


















1、浮点数：尾数*2
阶码

步骤 ：①把十进制转化成二进制，写成如上形式②把尾数和阶码求补码（阶
码还可以求移码）③写成浮点数的 表示格式：⑴阶码+尾数（数符+尾数值）⑵
数符+阶码+尾数值④注意规格化
2补码①正数：补码=原码②负数：补码=除符号位，其他数全部取反，末位加1
6、[-x]
补
=[x]
补
包括符号位全部取反，末位加1
7、移码=补码的符号位取反
8、补码一位乘法①y
n
=y
n+1
，只右移一位部分积②y
n
=0，加[x]
补
，再右移一位；yn
=1，
加[-x]
补
，再右移一位。
9、海明码：步骤①根 据题目中收端的N=k+r≤2
r
—1（N为校验码位数）②按位
置标出Pi和Bi③ 分别求出Pi的值④写入海明码数中。纠错①计算Gi，得出的
二进制数转化为十进制数，G
1
G
2
G
3
=000表示无错②等于几就是第几个数字错③
将 错的数字取反
@表示异或
㈠11位校验码中，P1=b1@b2@b4@b5 @b7；P2=b1@b3@b4@b7；
P3=b2@b3@b4；P4=b5@b6@b7
㈡纠错中，G1=P1@b1@b2@b4@b5@b7；G2=P2@b1@b3@b4@b7 ；
G3=P3@b2@b3@b4；G4=P4@b5@b6@b7
6、高速缓存的基本原理
① CPU与cache之间的数据交换是以字为单位，而cache与主存之间的数据交换
是 以块为单位。一个块由若干定长字组成的。②当CPU读取主存中一个字时，
便发出此字的内存地址到c ache和主存。此时cache控制逻辑依据地址判断此字
当前是否在 cache中：若是，此字立 即传送给CPU；若非，则用主存读周期把
此字从主存读出送到CPU，与此同时，把含有这个字的整个 数据块从主存读出
送到cache中。



















1、浮点数：尾数*2
阶码

步骤：①把十进制转化成二进制，写成如上形式②把尾数和阶码求补码（阶
码还可以求移码）③写成浮点 数的表示格式：⑴阶码+尾数（数符+尾数值）⑵
数符+阶码+尾数值④注意规格化
2补码①正数：补码=原码②负数：补码=除符号位，其他数全部取反，末位加1
10、[-x]
补
=[x]
补
包括符号位全部取反，末位加1
11、移码=补码的符号位取反
12、补码一位乘法①y
n
=y
n +1
，只右移一位部分积②y
n
=0，加[x]
补
，再右移一位；< br>y
n
=1，加[-x]
补
，再右移一位。
13、海明码：步 骤①根据题目中收端的N=k+r≤2
r
—1（N为校验码位数）②按
位置标出Pi和 Bi③分别求出Pi的值④写入海明码数中。纠错①计算Gi，得出
的二进制数转化为十进制数，G1
G
2
G
3
=000表示无错②等于几就是第几个数字错
③将错的数字取反
@表示异或
㈠11位校验码中，P1=b1@b2@b4 @b5@b7；P2=b1@b3@b4@b7；
P3=b2@b3@b4；P4=b5@b6@b7
㈡纠错中，G1=P1@b1@b2@b4@b5@b7；G2=P2@b1@b3@b4@b7 ；
G3=P3@b2@b3@b4；G4=P4@b5@b6@b7
6、高速缓存的基本原理
① CPU与cache之间的数据交换是以字为单位，而cache与主存之间的数据交换
是 以块为单位。一个块由若干定长字组成的。②当CPU读取主存中一个字时，
便发出此字的内存地址到c ache和主存。此时cache控制逻辑依据地址判断此字
当前是否在 cache中：若是，此字立 即传送给CPU；若非，则用主存读周期把
此字从主存读出送到CPU，与此同时，把含有这个字的整个 数据块从主存读出
送到cache中。