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半导体常用英语词汇

作者:高考题库网
来源:https://bjmy2z.cn/gaokao
2020-10-20 19:35
tags:人之常情英文

渗可以组什么词-色温表

2020年10月20日发(作者:甄氏)



MFG

Semiconductor半导体
常用英文单字

导体、绝缘体和半导体主要依据导电系数的大小,决定了电子的移
动速度。
导体:金、银、 铜、铁、人、水……导电系数大,传导绝缘体:塑料、
木头、皮革、纸……导电系数小、传导不半导体: 硅中加锗、砷、镓、
磷……平时不导电加特定电压后导电

Wafer 芯片或晶圆:原意为法国的松饼,饼干上有格子状的饰
纹,与FAB内生产的芯片图形类
Lot 批;一批芯片中最多可以有25片,最少可以只有一
片。

ID Identification的缩写。用以辨识各个独 立的个体,就像
公司内每一个人有自己的识别证。

Wafer ID 每一片芯片有自己的芯片刻号,叫Wafer ID。
Lot ID 每一批芯片有自己的批号,叫Lot ID。
Part ID 各个独立的批号可以共享一个型号,叫Part ID。

WIP Work In Process,在制品。从芯片投入到芯片产品,
FAB内各站积存了相当数量的芯 片,统称为FAB内的WIP 。
一整个制程又可细分为数百 个Stage和Step,每一个Stage所堆积的芯


片,称为Stage WIP。
Lot Priority 每一批产品在加工的过程中在WIP中被选择进机台的
优先级。
Super Hot Run的优先级为1,视为等级最高,必要时,当Lo上一站加工
时,本站便要空着机台等待Super Hot RuHot Run的优先级为2,紧急程
度比Super Hot Run次一级。
Normal的优先级为3,视为正常的等级,按正常的派货原则视常班向生
产指令而
Cycle time 生产周期,FAB Cycle Time 定义为:从芯片投入到芯片产
生的这一段时间。Stage Cycle Time:Lot从进站等候开始到当站加工后出
货时间点截
Spec. 规格Specification的缩写。产品在机台加工过程中,每一
站均设定规格。
机 台加工后,产品或控片经由量测机台量测,该产品加工后,是否在规
格内。若超出规格﹝Out of SPEC﹞,必须通知组长将产品Hold,并同时
通知制程工程师前来处理,必要时机台要停工,重新 monitor,确定量测
规格,
藉以提升制程能
SPC Statistics Process Control统计制程管制;透过统计的手
法,搜集分析资料,
然后调整机台参数设备改 善机台状况或请让机台再处理每一批产品时,
都能接近规定的规格,藉以提升制程能


OI Operation Instruction操作指导手册;每同一型号的机台都有
一份OI。
可以共享一份O I。OI含括制程参数、机台程序、机器简介、操作步骤与
注意事项。其中操作步骤与注意事项是我们该 熟记的部
TECN Temporary Engineering Change Notice 临时工程变更通知。
因应客户需求或制程规格短期变更而与O.I.所订定的规格有 所冲突时制程
工程师发出TECN到线上,通知线上的操作人员规格变更。所以交接之
后,第一 件事应先阅读TECN并熟记,阅读后并要在窗体上签TECN既为
短暂,就必须设定期限,过期的TE CN必须交由组长,转交Key-i Q:当
O.I.与TECN有冲突时,以哪一个为标准?

Yield 当月出货片数
良率=
当月出货片数+当月报废片数
良率越高,成本越低。

Discipline
简单称之为『纪律』。泛指经由训练与思考,对群体的价值观产生认 同而
自我约束,使群体能在既定的规范内达成目标,与一般的盲从不同。
制造部整体纪律的表现,可以由FAB执行6S够不够彻底和操作错误多

作为衡量标准! FAB内整体的纪律表现,可以反应在Yield上。





AMHS Automatic Material Handling System:自动化物料传输系统。
FAB内工作面积越来越大,且放8吋芯片的POD重达5.8公斤左右,利

人力运送的情况要尽量避免,再则考虑FAB WIP的增加,要有效追踪管

每个LOT,让FAB的储存空间向上发展,而不治对FAB内的Air Flow

响太大,所以发展AMHS。有人称呼AMHS微Interbay或是Overhead
Transportation。 广义的AMHS,应包含Interbay和Intrabay。


Process and Equipment Process:以化工反应加工、处理。FAB内芯片加
工包含了物理和化学反应。
Process Engineering叫做制程工程师,简称为P.E.简单称为制程。
Equipment:机器设备的统称,泛指FAB内所有的生产机台与辅助机
台。
Equipment Engineering叫做设备工程师,简称为E.E.简单
称为设备。
Automation Eng + MFG + P.E + E.E. 构成FAB内基础Operation。
O.I.是四者共同的语言,最高指导原则。

Recipe (PPID) 程序;当wafer进入机台加工时,机台所提供的一定步
骤,与每个步骤具


备的条件。 机台的Recipe则记录Wafer进机台后要先经过那一个
Chamber(反应室),再进入那一个Chamber。每一个Chamber反应时要通
过那些气 体、流量各多少?当时Chamber内的温度、压力、反应时间应
该控制在那一个范
Clean Room 洁净室;在半导体厂引申为从事生产活动的地方,也就是
我们所说的
FAB。

Area 区域;。某一特定的地方。 在FAB内又可区分为以下的几个工作区
域,每一个区域在制程上均有特定 的目的。
WAFER START AREA – 芯片下线区
DIFF AREA – 炉管(扩散)区
PHOTO AREA – 黄光区
ETCH AREA – 蚀刻区
IMP AREA – 离子植入区
CVD AREA – 化学气相沉积区
SPUT AREA – 金属溅镀区
CMP AREA – 化学机械研磨区
WAT AREA – 芯片允收测试区
GRIND – 晶背研磨区
CWR﹝Control Wafer Recycle﹞-- 控挡片回收中心

Bay 由走道两旁机器 区隔出来的区域。FAB内的Bay排列在中


央走道两旁,与中央走道构成一个「非」字 型,多条Bay 可以并成一个
Area。

OPI Operator Interface操作者接口;PROMIS系统呈现在操作
端的画面,使用者可 以由起始画面进入特定的功能画面,完成工作。某
些常用的功能画面经过整合以图形显示在一个画面上, 每个图形代表一
项功能,这些图形叫做GUI﹝Graphic User Interface ﹞。

Rack 货架;摆放POD的地方,固定不动。

PN Production Notice制造通报; 凡OI未规定之范围 ,或已
规定但需再强调所及的临时性通知最长为期一个月,需经制造部副理签
核过。PN也是每 天一上班交接后必读的资料,需签名,列入Audit项
目。

Control wafer 控片;控片进机台加工后,要经过量测机台量测,测量后
的值可以判定机台是否处在稳定 的状态,可以从事生产或RUN出来的产
品是否在制程规格内,才决定产品是不是可以送到下一站,还是 要停下
来,待制程工程师检查。控片使用一次就要进入回收流程。

Dummy Wafer 挡片;挡片的用途有2种:﹝1﹞暖机﹝2﹞补足机台内应
摆芯片而未摆的空位置。挡片可 重复使用到限定的时间﹝RUN数、厚
度…﹞后,再送去回收。

Alarm 警讯;机台经常会送出一些Alarm Message,告诉操作人


员当时机台不正常 的地方。透过设备工程师的处理,将机台恢复正常可
以生产的状部分Alarm并不影响生产,只是一个 警告讯号,严重的
Alarm,会将机台停下来。不论是哪一种Alarm制造部操作人员都应将讯息转告工程部人员,不能私自处
Move 产量;FAB以芯片的MOVE作当天生产结果的MOVE有
Stage move 、step
move、 location move或 layer move,大致上我们会以Stage move加上
step move去计算各区的表
KSR 生产报表;从KSR的MOVE量,可以比较出当天生产状
况的好坏。
一个Lot如果有25 pcs,当天移动3个stage的话,则该Lot当天的
MOVE量 为75pcs。如果这三个Stage内有12 Steps再加上第四个Stage
﹝已过了2个step,尚有1个 step move未过﹞ ,则该Lot当天step
mov 25*﹝12+2 ﹞=350pcs
Turn Ratio 周转率(TR);周转率可以判断FAB Cycle Time 的长短,
在制品 ﹝WIP﹞的多寡。如果一批货一天平均过三个Stage,该批或从下
线到出货一共要过120个st age,则该批货的平均周转率﹝TR﹞为3,
Cycle Time为40天。将FAB所有的Lot 加起来,就等于FAB现有在制
品WIP数目。统计这些现有在制品当天的移动量就可以得到当天的FA B
所有的MOVE量。

FAB当天的MOVE量
该FAB当天所有产品的turn ratio =


FAB当天的WIP
Q:一批货有100个stage,该批每天平均TR为4,若该批货1230
要出货,理论上
要在什么时候下线?

WPH Wafer Per Hour 每小时机台产出芯片数量;机台也有
MOVE,指的是该机台在某段时间,所加工的芯片数 量。这段时间,机台
实际从事生产的时间即为UP Time。WPH可以用来衡量直接人员的工作
绩效。
WPH=MOVEUP Time。
例如:从早上8:00到下午18:00 A机台一天产出的
300片Wafer。而该机台从11:00---15:00因维修保养而停止生产 ,所以
A机台从08:00到18:00的平均WPH为300﹝10-4﹞=50片。

PM Prevention Maintenance 预防保养;机器经过一 段时间连
续生产,必须更换部分零件或耗材,而中止生产交由设备工程师维修,
便叫PM,异常 状况下当机而中止生产不同。PM的坚隔依机台特性而各
有不同,有的算片数或RUN数,有的固定每周 每月。想象汽车每隔
500010000公里要换机油、检查各部位的零件,道理是一样的。


Monitor 测机;O.I规定周期性之制程规格测机
A:每日换班时之daily monitor
B:累积特定RUN数片数时之monitor


C:超过某一特定时间后欲执行run货时所必须加做之
monitor
D:累积特定厚度时之monitor


Particle 含尘量微尘粒子

Pod 晶盒
Cassette 晶舟
Tag 电子显示器


SplitMerge Split:分批 Merge:合并;一批货跑到某一点,因为某< br>些原因而需要作分批﹝Split﹞。TE除了要将实际的Wafer 分成两批放在
不同的PO D内外,还要在GUI帐上将原批号分帐。这个时候原批号被要
求将部分芯片的帐转出来,变成另一批, 即产生子批,原批号便成为母
批举例说明:
Lot ID:K00001.1 有25片,芯片刻号 #1~#25其中
#13~#25(共13pcs),
各被客户要求分批出来做其它加工程序,则产生:
K00001.1 #1~#12 (母批)、K00001.2 #13~#25 (子
批) 子批的批号由MES自动产生

分批的原因不外乎下列几种:
1.客户要求
2.制程工程师调整Recipe参数,提升良率 重做重工 4.


控片使用前…… 5..报废芯6.验机(新机台)
7.到其它厂区Back up (比较异同)

半导体名词解释
2009-11-24 16:58 半导体名词解释

半导体技术 2008-11-24 13:19 阅读128 评论1 字号: 大 中

1. 何谓PIE? PIE的主要工作是什幺?
答:Process Integration Engineer(工艺整合工程师), 主要工作是
整合各部门的资源, 对工艺持续进行改善, 确保产品的良率(yield)稳定
良好。
2. 200mm,300mm Wafer 代表何意义?
答:8吋硅片(wafer)直径为 200mm , 直径为 300mm硅片即12
吋.
3. 目前中芯国际现有的三个工厂采 用多少mm的硅片(wafer)工
艺?未来北京的Fab4(四厂)采用多少mm的wafer工艺?
答:当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达
0.13um工艺。未来北京厂工艺wafer将使用300mm(12英寸)。
4. 我们为何需要300mm?
答:wafer size 变大,单一wafer 上的芯片数(chip)变多,单位
成本降低


200→300 面积增加2.25倍,芯片数目约增加2.5倍


5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义?
答:是指工厂的工艺能力可以达到0.13 um的栅极线宽。当栅极
的线宽做的越小时,整个器件就可以变的越小,工作速度也越快。
6. 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology
改变又代表的是什幺意义?
答:栅极线的宽(该 尺寸的大小代表半导体工艺水平的高低)
做的越小时,工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um ->
0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。
7. 一般的硅片(wafer)基材(substrate)可区分为N,P两种类型
(type),何谓 N, P-type wafer?
答:N-type wafer 是指掺杂 negative元素(5价电荷元素,例
如:P、As)的硅片, P-type 的wafer 是指掺杂 positive 元素(3价电荷元
素, 例如:B、In)的硅片。


8. 工厂中硅片(wafer)的制造过程可分哪几个工艺过程
(module)?
答:主要有四个部分:DIFF(扩散)、TF(薄膜)、PHOTO(光
刻)、ETCH(刻蚀)。其 中DIFF又包括FURNACE(炉管)、WET(湿刻)、
IMP(离子 注入)、RTP(快速热处理)。TF包括PVD(物理气相淀
积)、CVD(化学气相淀积) 、CM P(化学机械研磨)。硅片的制造就是依据


客户的要求,不断的在不同工艺过程(mod ule)间重复进行的生产过
程,最后再利用电性的测试,确保产品良好。
9. 一般硅片的制造常以几P几M 及光罩层数(mask layer)来代表
硅片工艺的时间长短,请问几P几M及光罩层数(mask layer)代表什幺意
义?
答:几P几M代表硅片的制造有几层的Po ly(多晶硅)和几层的
metal(金属导线).一般0.15um 的逻辑产品为1P6M( 1层的Poly和6层的
metal)。而
光罩层数(mask layer)代表硅片的制造必需经过几次的PHOTO(光
刻).
10. Wafer下线的第一道步骤是形成start oxide 和zero layer? 其
中start oxide 的目的是为何?
答:①不希望有机成分的光刻胶直接碰触Si 表面。
②在laser刻号过程中,亦可避免被产生的粉尘污染。
11. 为何需要zero layer?
答:芯片的工艺由许多不同层次堆栈而成的, 各层次之间以zero
layer当做对准的基准。
12. Laser mark是什幺用途? Wafer ID 又代表什幺意义?
答:Laser mark 是用来刻wafer ID, Wafer ID 就如同硅片的身份证一样,一
个ID代表一片硅片的身份。
13. 一般硅片的制造(wafer process)过程包含哪些主要部分?
答:①前段(frontend)-元器件(device)的制造过程。


②后段(backend)-金属导线的连接及护层(passivation)
14. 前段(frontend)的工艺大致可区分为那些部份?
答:①STI的形成(定义AA区域及器件间的隔离) ②阱区离子注入(well
implant)用以调整电性
③栅极(poly gate)的形成
④源漏极(sourcedrain)的形成
⑤硅化物(salicide)的形成
15. STI 是什幺的缩写? 为何需要STI?
答:STI: Shallow Trench Isolation(浅沟道隔离),STI可以当做两
个组件(device)间的阻隔, 避免两个组件间的短路.

16. AA 是哪两个字的缩写? 简单说明 AA 的用途?
答:Active Area, 即有源区,是用来建 立晶体管主体的位置所
在,在其上形成源、漏和栅极。两个AA区之间便是以STI来做隔离的。
17. 在STI的刻蚀工艺过程中,要注意哪些工艺参数?
答:①STI etch(刻蚀)的角度;
②STI etch 的深度;
③STI etch 后的CD尺寸大小控制。
(CD control, CD=critical dimension)
18. 在STI 的形成步骤中有一道liner oxide(线形氧化层), liner
oxide 的特性功能为何?
答:Liner oxide 为1100C, 120 min 高温炉管形成的氧化层,其
功能为:


①修补进STI etch 造成的基材损伤;
②将STI etch 造成的etch 尖角给于圆化( corner rounding)。

19. 一般的阱区离子注入调整电性可分为那三道步骤? 功能为
何?
答:阱区 离子注入调整是利用离子注入的方法在硅片上形成所
需要的组件电子特性,一般包含下面几道步骤:
①Well Implant :形成N,P 阱区;
②Channel Implant:防止源漏极间的漏电;
③Vt Implant:调整Vt(阈值电压)。
20. 一般的离子注入层次(Implant layer)工艺制造可分为那几道
步骤? 答:一般包含下面几道步骤:
①光刻(Photo)及图形的形成;
②离子注入调整;
③离子注入完后的ash (plasma(等离子体)清洗)
④光刻胶去除(PR strip)
21. Poly(多晶硅)栅极形成的步骤大致可分为那些?
答:①Gate oxide(栅极氧化层)的沉积;
②Poly film的沉积及SiON(在光刻中作为抗反射层的物质)的沉积);
③Poly 图形的形成(Photo);
④Poly及SiON的Etch;
⑤Etch完后的ash( plasma(等离子体)清洗)及光刻胶去除(PR strip);
⑥Poly的Re-oxidation(二次氧化)。


22. Poly(多晶硅)栅极的刻蚀(etch)要注意哪些地方?
答:①Poly 的CD(尺寸大小控制;
②避免Gate oxie 被蚀刻掉,造成基材(substrate)受损. 23. 何谓
Gate oxide (栅极氧化层)?
答:用来当器件的介电层,利用不同厚度的 gate oxide ,可调节
栅极电压对不同器件进行开关


24. 源漏极(sourcedrain)的形成步骤可分为那些? 答:
①LDD的离子注入(Implant);
②Spacer的形成;
③N+P+IMP高浓度源漏极(SD)注入及快速热处理(RTA:Rapid Thermal
Anneal)。
25. LDD是什幺的缩写? 用途为何?
答:LDD: Lightly Doped Drain. LDD是使用较低浓度的源漏极,
以防止组件产生热载子效应的一项工艺。
26. 何谓 Hot carrier effect (热载流子效应)? 答:在线寛
小于0.5um以下时, 因为源漏极间的高浓度所产生的高电场,导致载流子
在移动时被加速产生热载子效应, 此热载子效应会对gate oxide造成破坏,
造成组件损伤。
27. 何谓Spacer? Spacer蚀刻时要注意哪些地方?
答:在栅极(Pol y)的两旁用dielectric(介电质)形成的侧壁,主
要由OxSiNOx组成。蚀刻spac er 时要注意其CD大小,profile(剖面轮


廓),及remain oxide(残留氧化层的厚度)
28. Spacer的主要功能?
答:①使高浓度的源漏极与栅极间产生一段LDD区域; ②
作为Contact Etch时栅极的保护层。
29. 为何在离子注入后, 需要热处理( Thermal Anneal)的工艺?
答:①为恢复经离子注入后造成的芯片表面损伤; ②使注入离子扩散至适
当的深度;
③使注入离子移动到适当的晶格位置。
30. SAB是什幺的缩写? 目的为何?
答:SAB:Salicide block, 用于保护硅片表面,在RPO (Resist
Protect Oxide) 的保护下硅片不与其它Ti, Co形成硅化物(salicide)
31. 简单说明SAB工艺的流层中要注意哪些? 答:①
SAB 光刻后(photo), 刻蚀后(etch)的图案(特别是小块区域)。要确定
有完整的包覆(block)住必需被包覆(b lock)的地方。
②remain oxide (残留氧化层的厚度)。



32. 何谓硅化物( salicide)? 答:Si 与 Ti 或 Co 形成
TiSix 或 CoSix, 一般来说是用来降低接触电阻值(Rs, Rc)。
33. 硅化物(salicide)的形成步骤主要可分为哪些? 答:①
Co(或Ti)+TiN的沉积;
②第一次RTA(快速热处理)来形成Salicide。
③将未反应的Co(Ti)以化学酸去除。


④第二次RTA (用来形成Ti的晶相转化, 降低其阻值)。
34. MOS器件的主要特性是什幺?
答:它主要是通过栅极电压(Vg)来控制源,漏极(SD)之间电
流,实现其开关特
性。
35. 我们一般用哪些参数来评价device的特性?
答:主要有Idsat、Ioff、Vt、Vbk(breakdown)、Rs、Rc;一般要
求Id sat、Vbk (breakdown)值尽量大, Ioff、Rc尽量小,Vt、Rs尽量接近
设计值. 36. 什幺是Idsat?Idsat 代表什幺意义?
答:饱和电流。也就是在栅压(Vg)一定时,源漏(SourceDrain)
之间流动的最大电流.
37. 在工艺制作过程中哪些工艺可以影响到Idsat?
答:Poly CD(多晶硅尺寸)、Gate oxide Thk(栅氧化层厚度)、
AA(有源区)宽度、Vt imp.条件、LDD imp.条件、N+P+ imp. 条件。
38. 什幺是Vt? Vt 代表什幺意义?
答:阈值电压(Threshold Voltage),就是产生强反转所需的最小
电压。当栅极电压Vg之间便产生导电沟道,MOS处于开的状态。


39. 在工艺制作过程中哪些工艺可以影响到Vt?
答:Poly CD、Gate oxide Thk. (栅氧化层厚度)、AA(有源区)宽
度及Vt imp.条件。


40. 什幺是Ioff? Ioff小有什幺好处
答:关态电流,Vg=0时的源、漏级之间的电流,一般要求此电
流值越小越好。Ioff越小, 表示栅极的控制能力愈好, 可以避免不必要的
漏电流(省电)。
41. 什幺是 device breakdown voltage?
答:指崩溃电压(击穿电压),在 Vg=Vs=0时,Vd所能承受的
最大电压,当Vd大于此电压时 ,源、漏之间形成导电沟道而不受栅压的
影响。在器件越做越小的情况下,这种情形会将会越来越严重。
42. 何谓ILD? IMD? 其目的为何?
答: ILD :Inter Layer Dielectric, 是用来做device 与 第一层
metal 的隔离(isolation),而IMD:Inter Metal Dielectric,是用来做
metal 与 metal 的隔离(isolation).要注意ILD及IMD在CMP后的厚度
控制。


43. 一般介电层ILD的形成由那些层次组成?
答:① SiON层沉积(用来避免上层B,P渗入器件);
② BPSG(掺有硼、磷的硅玻璃)层沉积;
③ PETEOS(等离子体增强正硅酸乙脂)层沉积;
最后再经ILD Oxide CMP(SiO2的化学机械研磨)来做平坦化。
44. 一般介电层IMD的形成由那些层次组成?
答:① SRO层沉积(用来避免上层的氟离子往下渗入器件);
② HDP- FSG(掺有氟离子的硅玻璃)层沉积;


③ PE- FSG(等离子体增强,掺有氟离子的硅玻璃)层沉积;
使用FSG的目的是用来降低dielectric k值, 减低金属层间的寄生电容。
最后再经IMD Oxide CMP(SiO2的化学机械研磨)来做平坦化。


45. 简单说明Contact(CT)的形成步骤有那些?
答:Contact是指器件与金属线连接部分,分布在poly、AA
上。
① Contact的Photo(光刻);
② Contact的Etch及光刻胶去除(ash & PR strip);
③ Glue layer(粘合层)的沉积;
④ CVD W(钨)的沉积
⑤ W-CMP 。
46. Glue layer(粘合层)的沉积所处的位置、成分、薄膜沉积方
法是什幺?
答:因为W较难附着在Salicide上,所以必须先沉积只Glue layer
再沉积W
Glue layer是为了增强粘合性而加入的一层。主要在salicide与W(CT)、
W(VIA)与metal之间, 其成分为Ti和TiN, 分别采用PVD 和CVD方式
制作。
47. 为何各金属层之间的连接大多都是采用CVD的W- plug(钨插
塞)? 答:① 因为W有较低的电阻;
② W有较佳的step coverage(阶梯覆盖能力)。


48. 一般金属层(metal layer)的形成工艺是采用哪种方式?大致可分
为那些步骤? 答:① PVD (物理气相淀积) Metal film 沉积
② 光刻(Photo)及图形的形成;
③ Metal film etch 及plasma(等离子体)清洗(此步驺为连序工艺,在同一
个机台内完成,其目的在避免金属腐蚀)
④ Solvent光刻胶去除。
49. Top metal和inter metal的厚度,线宽有何不同?
答:Top metal通常要比inter metal厚得多,0.18um工艺中inter
metal为4KA,而top metal要8KA.主要是因为top metal直接与外部电路相
接,所承受负载较大。一般top metal 的线宽也比 inter metal宽些。
50. 在量测Contact Via(是指metal与metal之间的连接)的接
触窗开的好不好时, 我们是利用什幺电性参数来得知的?
答:通过Contact 或Via的 Rc值,Rc值越高,代表接触窗的
电阻越大, 一般来说我们希望Rc 是越小越好的。
51. 什幺是Rc? Rc代表什幺意义?
答:接触窗 电阻,具体指金属和半导体(contact)或金属和金属
(via),在相接触时在节处所形成的电 阻,一般要求此电阻越小越好。


52. 影响Contact (CT) Rc的主要原因可能有哪些? 答:
①ILD CMP 的厚度是否异常;
②CT 的CD大小;
③CT 的刻蚀过程是否正常;


④接触底材的质量或浓度(Salicide,non-salicide);
⑤CT的glue layer(粘合层)形成;
⑥CT的W-plug。
53. 在量测Polymetal导线的特性时, 是利用什幺电性参数得知?
答:可由电性量测所得的spacing & Rs 值来表现导线是否异常。
54. 什幺是spacing?如何量测?
答:在电性测量中,给一条线(poly or metal)加一定电压,测量
与此线相邻但不相交的另外一线的电流,此电流越小越好。当电流 偏大
时代表导线间可能发生短路的现象。
55. 什幺是 Rs?
答:片电阻(单位面积、单位长度的电阻),用来量测导线的导
电情况如何。一般可以量测的为 AA(N+,P+), poly & metal.
56. 影响Rs有那些工艺?
答:① 导线line(AA, poly & metal)的尺寸大小。(CD=critical
dimension) ② 导线line(poly & metal)的厚度。
③ 导线line (AA, poly & metal) 的本身电导性。(在AA, poly line 时可能
为注入离子的剂量有关)
57. 一般护层的结构是由哪三层组成?
答:① HDP Oxide(高浓度等离子体二氧化硅) ② SRO Oxide
(Silicon rich oxygen富氧二氧化硅)
③ SiN Oxide
58. 护层的功能是什幺?


答:使用oxide或SiN层, 用来保护下层的线路,以避免与外界
的水汽、空气相接触而造成电路损害。
59. Alloy 的目的为何?
答:① Release 各层间的stress(应力),形成良好的层与层之
间的接触面
② 降低层与层接触面之间的电阻。
60. 工艺流程结束后有一步骤为WAT,其目的为何?
答:WAT(wafer acceptance test), 是在工艺流程结束后对芯片做
的电性测量,用来检验各段工艺流 程是否符合标准。(前段所讲电学参数
Idsat, Ioff, Vt, Vbk(breakdown), Rs, Rc就是在此步骤完成)
61. WAT电性测试的主要项目有那些?
答:① 器件特性测试;
② Contact resistant (Rc);
③ Sheet resistant (Rs);
④ Break down test;
⑤ 电容测试;
⑥ Isolation (spacing test)。
62. 什么是WAT Watch系统? 它有什么功能? 答:
Watch系统提供PIE工程师一个工具, 来针对不同WAT测试项目,设置不
同的
栏住产品及发出Warning警告标准, 能使PIE工程师早期发现工艺上的问
题。


63. 什么是PCM SPEC?
答:PCM (Process control monitor) SPEC广义而言是指芯片制造
过程中所有工艺量测项目的规格,狭义而言则是指WAT测试参数的规格。
64. 当WAT量测到异常是要如何处理?
答:① 查看WAT机台是否异常,若有则重测之
② 利用手动机台Double confirm
③ 检查产品是在工艺流程制作上是否有异常记录
④ 切片检查
65. 什么是EN? EN有何功能或用途?
答:由CE发出,详记关于某一产品的相关信息(包括Technology
ID, Reticle and some split condition ETC….) 或是客户要求的事项 (包括
HOLD, Split, Bank, Run to complete, Package….), 根据EN提供信息我们才
可以建立Process flow及处理此产品的相关动作。
66. PIE工程师每天来公司需要Check哪些项目(开门五件事)?
答:① Check MES系统, 察看自己Lot情况
② 处理in line hold lot.(defect, process, WAT)
③ 分析汇总相关产品in line数据.(raw data & SPC) ④ 分析汇总相关产品
CP test结果
⑤ 参加晨会, 汇报相关产品信息
67. WAT工程师每天来公司需要Check哪些项目(开门五件事)?
答:① 检查WAT机台Status
② 检查及处理WAT hold lot


③ 检查前一天的retest wafer及量测是否有异常
④ 是否有新产品要到WAT ⑤ 交接事项
68. BR工程师每天来公司需要Check哪些项目(开门五件事)?
答:① Pass down ② Review urgent case status
③ Check MES issues which reported by module and line ④ Review
documentation ⑤ Review task status
69. ROM是什幺的缩写?
答:ROM: Read only memory唯读存储器





70. 何谓YE?
答:Yield Enhancement 良率改善
71. YE在FAB中所扮演的角色?
答:针对工艺中产生缺陷的成因进行追踪,数据收集与分析,
改善评估等工作 。进而与相关工程部门工程师合作提出改善方案并作效
果评估。
72. YE工程师的主要任务?
答:① 降低突发性异常状况。(Excursion reduction) ② 改善常
态性缺陷状况。(Base line defect improvement) 73. 如何reduce
excursion? 答:有效监控各生产机台及工艺上的缺陷现况, defect
level异常升高时迅速予以查明,并协助异常排除与防止再发。
74. 如何improve base line defect?


答: 藉由分析产品失效或线上缺陷监控等资料,而发掘重点改
善目标。持续不断推动机台与工艺缺陷改善活动 ,降低defect level使产
品良率于稳定中不断提升
75. YE 工程师的主要工作内容?
答:① 负责生产过程中异常缺陷事故的追查分析及改善工作的
调查与推动。
② 评估并建立各项缺陷监控(monitor)与分析系统。
③ 开发并建立有效率的缺陷工程系统,提升缺陷分析与改善的能力。
④ 协助module建立off-line defect monitor system, 以有效反应生产机台
状况。
76. 何谓Defect?
答:Wafer上存在的有形污染与不完美,包括
① Wafer上的物理性异物(如:微尘,工艺残留物,不正常反应生
成物)。
② 化学性污染(如:残留化学药品,有机溶剂)。
③ 图案缺陷(如:Photo或etch造成的异 常成象,机械性刮伤变形,厚
度不均匀造成的颜色异常)。
④ Wafer本身或制造过程中引起的晶格缺陷。
77. Defect的来源?
答:① 素材本身:包括wafer,气体,纯水,化学药品。
② 外在环境:包含洁净室,传送系统与程序。
③ 操作人员:包含无尘衣,手套。


④ 设备零件老化与制程反应中所产生的副生成物。


78. Defect的种类依掉落位置区分可分为? 答:①
Random defect : defect分布很散乱
② cluster defect : defect集中在某一区域
③ Repeating defect : defect重复出现在同一区域
79. 依对良率的影响Defect可分为? 答:① Killer defect
=>对良率有影响
② Non-Killer defect =>不会对良率造成影响
③ Nuisance defect =>因颜色异常或film grain造成的defect,对良率亦无影

80. YE一般的工作流程?
答:① Inspection tool扫描wafer
② 将defect data传至YMS
③ 检查defect增加数是否超出规格
④ 若超出规格则将wafer送到review station review ⑤ 确认defect
来源并通知相关单位一同解决
81. YE是利用何种方法找出缺陷(defect)?
答:缺陷扫描机 (defect inspection tool)以图像比对的方式来找出
defect.并产出defect result file.
82. Defect result file包含那些信息? 答:① Defect大小
② 位置,坐标


③ Defect map
83. Defect Inspection tool 有哪些型式?
答:Bright field & Dark Field 84. 何谓 Bright field?
答:接收反射光讯号的缺陷扫描机
85. 何谓 Dark field?
答:接收散射光讯号的缺陷扫描机
86. Bright field 与 Dark field 何者扫描速度较快? 答:
Dark field
87. Bright field 与 Dark field 何者灵敏度较好? 答:
Bright field

88. Review tool 有哪几种?
答:Optical review tool 和 SEM review tool. 89. 何为
optical review tool?
答:接收光学信号的optical microscope. 分辨率较差,但速度较
快,使用较方便
90. 何为SEM review tool?
答:SEM (scanning electron microscope) review tool 接收电子信
号. 分辨率较高但速度慢,可分析defect成分,并可旋转或倾斜defect来做
分析
91. Review Station的作用?
答:藉由 review station我们可将 Inspection tool 扫描到的
defect加以分类,并做成分析,利于寻找defect来源
92. YMS为何缩写?


答:Yield Management System 93. YMS有何功能?
答:① 将inspection tool产生的defect result file传至review
station ② 回收review station分类后的资料
③ 储存defect影像


94. 何谓Sampling plan? 答:即为采样频率,包含: ①
那些站点要Scan ② 每隔多少Lot要扫1个Lot ③ 每个Lot要扫几片
Wafer ④ 每片Wafer要扫多少区域
95. 如何决定那些产品需要scan?
答:① 现阶段最具代表性的工艺技术。
② 有持续大量订单的产品。
96. 选择监测站点的考虑为何?
答:① 以Zone partition的观念,两个监测站点不可相隔太多工
艺的步骤。
② 由yield loss analysis手法找出对良率影响最大的站点。
③ 容易作线上缺陷分析的站点。
97. 何谓Zone partition
答:将工艺划分成数个区段,以利辨认缺陷来源。
98. Zone partition的做法?
答:① 应用各检察点既有的资料可初步判断工艺中缺陷主要的
分布情况。
② 应用既有的缺陷资料及defect review档案可初步辨认异常缺陷发生的


工艺站点。
③ 利用工程实验经由较细的Zone partition可辨认缺陷发生的确切站点或
机台
99. 何谓yield loss analysis?
答:收集并分析各工艺区间所产生的缺陷对产品良率的影响以
决定改善良率的可能途径。
100. yield loss analysis的功能为何?
答:① 找出对良率影响最大的工艺步骤。
② 经由killing ratio的计算来找出对良率影响最大的缺陷种类。
③ 评估现阶段可达成的最高良率。
101. 如何计算killing ratio?
答:藉由defect map与yield map的迭图与公式的运算,可算出
某种缺陷对良率的杀伤力











我的笔记:

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本文更新与2020-10-20 19:35,由作者提供,不代表本网站立场,转载请注明出处:https://bjmy2z.cn/gaokao/414351.html

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