Silicon Labs Timing (芯科实验室)产品核心技术介绍

Silicon Labs Timing （芯科实验室）产品核心技术介
绍
Silicon Labs ((芯科实验室有限公司，简称 Silicon Labs)) TIMING 产品推
出市场以来，因其优异的去抖性能、灵活的任意频点的配置、比竞争对手缩
短一半的交货周期而获得广泛的应用。Silicon Labs 专利 DSPLL 技术作为每
一款 Silicon Labs TIMING 产品的核心，使 Silicon Labs 产品具有了超越竞争
对手的优异性能。下面将详细介绍 DSPLL 的原理和特点
1． DSPLL 的原理
这项技术运用 DPS 高速运算替代通常采用的分离器件搭建的锁相环滤波电
路。由于不需要外接器件，单板的噪声对锁相环影响降低到最低。这项数字
技术能够在温度，电压变化和外围 MCU 不同的情况下提供高度的稳定性和
一致性。下图是 DSPLL 一个简单功能框图。

DSP 运算处理 Phase Detector 的相差脉冲，产生一个数字频率控制字 M
来调制一个数字控制的时钟 DCO。数字分频器 N1,N2,N3 都有很大的范围，
这样可以是在一个输入频率下，产生近似任意频率的输出。具有 DSPLL 技术
的窄环路带宽产品(Si5316, Si5319, Si5323, Si5326, Si5366, and Si5368) 提供超
低的输出抖动和极强的抖动衰减性能。对于那些需要多路低抖动时钟频率转
换的应用，宽环路带宽的产品(Si5322, Si5325, Si5365, and Si5367) 是一种很
好的选择。
2． DSPLL 带来的优势
（1）极低的输出抖动 0.3ps RMS 抖动。
（2）宽范围的输入频率和输出频率。