易燃AlteraDDR3仿真教程

2021年1月20日发(作者：campaign是什么意思)
Altera_DDR3
仿真教程

/2015
-
0925
于深圳


1
，

根据自己的实际的工程配置创建好工程并根据需要配置好
IP
核，生产
example design
，
例如：




2
，查看生成的
example design
。

其余保持默认。





3
，

按照操作说明进行操作


The simulation example design is available for both Verilog and VHDL.


To generate the Verilog example design, open the Quartus project

select Tools
-
> Tcl Scripts...
-
> generate_sim_verilog_example_ and click

Alternatively, you can run
-
t generate_sim_verilog_example_

at a Windows or Linux command prompt.


The generated files will be found in the subdirectory


To generate the VHDL example design, open the Quartus project

select Tools
-
> Tcl Scripts...
-
> generate_sim_vhdl_example_ and click

Alternatively, you can run
-
t generate_sim_vhdl_example_

at a Windows or Linux command prompt.


The generated files will be found in the subdirectory


To simulate the example design using Modelsim AE/SE:


1) Move into the directory ./verilog/mentor or ./vhdl/mentor

2) Start Modelsim and run the



4
，仿真开始

用
quartus14.1
按第
3
步操作后，会得到



此时，我们利用自带的
modelsim_altera
，cd
进入到上图目录，执行，等待几分钟。


5
，查看仿真结果



从图中可以看到，在经历了
173.49us
后，
init_done 信号拉高了，这说明
DDR3
初始化成功
了，同时也可以看到自校准模式成功信号 也在这时刻拉高，从这以后开始进行
DDR3
读写测
试，
突发测试，
具体测试就没有细看了，可以结合自己需要到时候修改成自己的
case
。
经历
一个
10
来分钟的等待，我就是利用这个等待时间完成了这份简单的教程，会看到打印信息< br>如下，说明仿真结束了，特别注意结束时会弹出一个对话框问你是否要关闭
modelsim，点
击否，不然所有活都白干了，啥也没有看到。




写操作，如下图所示：

此时
cs=0 ras=1 cas=0 we=0

写入的数据
DQ
是
0


读操作，如下图所示：

此时
cs=0 ras=1 cas=0 we=1

读出的数据
DQ
是
f40019b2,593c00d9



6
，详细分析

先看仿真的顶层：
ddr3_ctrl_example_sim

【时钟处理】


altera_avalon_clock_source #(



.CLOCK_RATE (),//
我板子上为
50M
，根据实际配置



.CLOCK_UNIT (1)


) pll_ref_clk (



.clk (pll_ref_clk_clk_clk)

//


);

【复位处理】


altera_avalon_reset_source #(



.ASSERT_HIGH_RESET



(0),



.INITIAL_RESET_CYCLES (5)


) global_reset (



.reset (global_reset_reset_reset), // _n



.clk


(pll_ref_clk_clk_clk)






//




);


【
DDR3
控制器主体】


【
check
功能】

这个功能模块的具体功能可以打开
a ltera_mem_if_checker_no_ifdef_params.v
进行查看，



可以看到，这里几个信号主要是根据
IP
核来的一些信息， 来判断初始化成功与否并打印相
关
log
记录，但是回到顶层，发现只有一组数据接了 实际信号，而其他接的是常值，那是因
为我们只使用了一个
DDR3
，如果在稍微复杂 点的设计就会
4pcs
或者更多，貌似
max
是
6
个
DDR3
，那么就可以根据实际情况接入了。





【
case
测试】

我们可以把
alt_mem_if_d dr3_mem_model_top_ddr3_mem_if_dm_pins_en_mem_if_dq sn_en

理解成一个
case_gen
，产生
DDR3
读写测试的各种
case
，类似信号源，里面我也没有细看，
然后就有了我们仿真波形 在
init_done
信号起来的那写
case
波形。


6
，
tcl
脚本分析

首先先看下我们执行的，

Altera
里面的文件如下：

if {[file exists
msim_
]} {


source msim_


dev_com


com


# the
added to the wave viewer


elab_debug


add wave


run
-
all

} else {