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Quartus II
常见错误
clock-sensitive change
during active clock edge at time
原因:
vector source file
中时钟敏感信号(如:数据,允许端,清零,同步加载
等)
在时钟的边缘同时变化。
而时钟敏感信号是不能在时钟边沿变化的。
其后果为导致结果
不正确。
措施:编辑
vector
source file
g
HDL assignment warning at
to match size of
target (
原因
:
在
HDL
< br>设计中对目标的位数进行了设定
,
如
:reg[4:0] a;
而默认为
32
< br>位
,
将位数
裁定到合适的大小<
/p>
措施
p>
:
如果结果正确
,
无须加以修正
,
如果不想看到这个警告
,
可以改变设定的位数
reachable assignments to
data_out(10) assign '0', register removed by
optimization
p>
原因
:
经过综合器优化后,输出端口已经不
起作用了
ing 9 pins have nothing, GND, or VCC
driving datain port -- changes to
this
connectivity may change fitting results
原因
:<
/p>
第
9
脚,空或接地或接上了电源
措施
:
有时候定义了输出端口,但输出端直接赋
?0?
,便会被接地,赋
?1?
接电源。
p>
如果你的设
计中这些端口就是这样用的,那便可以不理会这些
warning
pins ing as
undefined clocks and/or memory enables
原因
:
是你
作为时钟的
PIN
没有约束信息。可以对相应的
PIN
做一下设定就行了。
主要是指你的某些管脚在电
路当中起到了时钟管脚的作用,比如
flip-flop
的
p>
clk
管脚,而此
管脚没有时钟约束,因此
QuartusII
把
“clk”
p>
作为未定义的时钟。
措施
:
如果
clk
不是时钟,可以加
“not
clock”
的约束;如果是,可以在
clock setti
ng
当中加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修
改
:Assignments>Timing analysis
settings...>Individual clocks...>...
characteristics of device
EPM570T144C5 are preliminary
原因
:
因为
MAXII
是比較新的元件在
QuartusII
中的時序并不是正式版的
,
要等
Service
Pack
措施
:
只影响
Quartus
的
Waveform
g: Clock latency analysis for PLL
offsets is supported for the current
device family, but is not enabled
措施
:<
/p>
将
setting
中的
< br>timing Requirements&Option-->More Timing
Setting-->setting-->Enable Clock Latenc
y
中的
on
改成
OFF
clock
high time violation at 14.8 ns on register
原因
p>
:
违反了
steup/hold
时间,应该是后仿真,看看波形设置是否和时钟沿符合
steup/hol
d
时间
措施
:
在中间加个寄存器可能可以解决
问题
g: circuit may not ed 46 non-
operational paths clocked by
clock
clk44 with clock skew larger than data delay
原因
:<
/p>
时钟抖动大于数据延时
,
当时钟很快,<
/p>
而
if
等类的层次过多就会出现这种问题
,
但这个问题多是在器件的最高频率中才会出现
措施:
setting-->timing
Requirements&Options-->Default required fmax
改小一
些,如改到
50MHZ
contains
原因
:<
/p>
输入引脚没有驱动逻辑
(
驱动其他引脚)
,
所有的输入引脚需要有输入逻辑
措施
:<
/p>
如果这种情况是故意的
,
无须理会
,
如果非故意
,
输入
逻辑驱动
.
g
:
Found clock
high time violation at 8.9ns on node ''
原因:
F
F
中输入的
PLS
的保持时间过短
p>
措施:在<
/p>
FF
中设置较高的时钟频率
g: Found 10
node(s) in clock paths which may be acting as
ripple
and/or gated clocks -- node(s)
analyzed as buffer(s) resulting in clock skew
原因
:<
/p>
如果你用的
CPLD
只有一组全局时钟时,用全局时钟分频产生的另一个时
钟在布线中当作信号处理
,不能保证低的时钟歪斜
(SKEW)
。会造成在这个时钟上工
作的时
序电路不可靠,甚至每次布线产生的问题都不一样。
措施
:<
/p>
如果用有两组以上全局时钟的
FPGA
芯片,可以把第二个全局时钟作为另
一个时钟用,可以解决这个
问题。
al Warning: Timing requirements were
not met. See Report window for
details.
原因:时序要求未满足,
措施:
双击
Compilation
Report-->Time Analyzer-->
红色部分
(如
clock setup:'clk'
等)
-->
左键单击
list path,
查看
fmax
的
SLACK
REPORT
再根据提示解决
,
有可能
是程序的
算法问题
't achieve minimum setup
and hold requirement
path(s). See Report window for details.
原因:时序分析发现一定数量的路
径违背了最小的建立和保持时间,与时钟歪斜
有关
,
一般是由于多时钟引起的
措施:利用
Compilation
Report-->Time
Analyzer-->
红色部分(如
clock hold:
'clk'
等),在
slack
中观察
是
hold
time
为负值还是
setup time
< br>为负值,然后在:
Assignment-->Assignment
Editor-->To
中增加时钟名
(from node
finder)
,
Assignment
Name
中增加
多时钟有关的
Multicycle
和
Multicycle
Hold
选项,如
hold
time
为负,可使
Multicycle hold
的值
>multicycle,
如设为
2
和
1
。
15: Can't
analyze file -- file E://quartusii/*/*.v is
missing
原因:试图编译
一个不存在的文件,该文件可能被改名或者删除了
措施:不管他,没什么影响
g: Can't find
signal in vector source file for input pin
|whole|clk10m
原因:因为你的波形仿真文件(
vector source file
)中并没有把所有的输入
信号
(input
pin)
加进去,对于每一个输入都需要有激励源的
: Can't name
logic scfifo0 of instance
design file
原因:模块的名字和
project
的名字重名了
措施:把两个名字之一改一下,一般改模块的名字
g: Using design
file lpm_fifo0.v, which is not specified as a
design file
for the current project,
but contains definitions for 1 design units and 1
entities in project
Info: Found entity
1: lpm_fifo0
原因
:
模块不是在本项目生成的,
而是直接
copy
了别的项目的原理图和源程序而
生成的,而不是用
p>
QUARTUS
将文件添加进本项目
措施:无须理会,不影响使用
characteristics of device
原因:目前版本的
QuartusII
只对该
器件提供初步的时序特征分析
<
/p>
措施:如果坚持用目前的器件,无须理会该警告。关于进一步的时序特征分析会
在后续版本的
Quartus
得到完善。
Analysis does not support the analysis of latches
as synchronous
elements for the
currently selected device family
原因:用
analyze_latc
hes_as_synchronous_elements
setting
可以让
Quaruts
II
来分析同步锁存,但目前的器件不支持这个特性
措施:无须理会。时序分析可能将
锁存器分析成回路。但并不一定分析正确。其
后果可能会导致显示提醒用户:改变设计来
消除锁
存器
g:Found xx
output pins without output pin load capacitance
p>
assignment
(网友:
guche
ng82
提供)
原因:没有给输出管教指定负载电容
措施:该功能用于估算
TCO
和功耗,可以不理会,也可以在
Assig
nment
Editor
中为相应的输出管脚指定负载电容,以消除警告
g: Found 6
node(s) in clock paths which may be acting as
ripple
and/or gated clocks -- node(s)
analyzed as buffer(s) resulting in clock skew
原因:使用了行波时钟或门控时钟
,把触发器的输出当时钟用就会报行波时钟,
将组合逻辑的输出当时钟用就会报门控时钟
措施:
不要把触发器的输出当时钟,不要将组合逻辑的输出当时钟,如果本身如
此设计,则无须
理会该警告
g (10268): Verilog HDL information at
lcd7106.v(63): Always
Construct
contains both blocking and non-blocking
assignments
原因:
一个
always
模块中同时有阻塞和非阻塞的赋值
1
Warning: VHDL Process
Statement warning at (18): signal reset is in
statement, but is not in sensitivity
list
----
没把
singal
放到
pr
ocess
()中
2 Warning: Found pins ing
as undefined clocks and/or memory enablesInfo:
Assuming node CLK is an undefined clock
-=-----
< br>可能是说设计中产生的触发器没有使能端
3 Error: VHDL Interface
Declaration error in clk_(29): interface object
------
信号类型设置不对,
out
p>
当作
buffer
来定义
< br>
4 Error:
Node instance
-------
引用的例化元件未定义实体--
entity
5
Warning: Found 2 node(s) in clock paths which may
be acting as ripple and/or
gated clocks
-- node(s) analyzed as buffer(s) resulting in
clock skew
Info: Detected ripple clock
Info: Detected
ripple clock
6
Warning: VHDL Process Statement warning at (15):
signal or
variable
Statement.
Signal or variable
assignment, which
may create a combinational loop in the current
design.
7
Warning: VHDL Process Statement warning at
divider_(17): signal
is read inside the
Process Statement but isn't in the Process
Statement's sensivitity list
-----
缺少敏感信号
8 Warning: No
clock transition on
register
9 Warning:
Reduced register
stuck clock port to
stuck GND
10
Warning: Circuit may not operate. Detected 1 non-
operational path(s)
clocked by clock
Report for details.
11 Warning: Circuit may not
operate. Detected 1 non-operational path(s)
clocked by clock
details.
12 Error: VHDL
error at counter_(90): actual port
cannot be associated with formal port
------
两者不能连接起来
13 Warning:
Ignored node in vector source file. Can't find
corresponding node
name
------
没有编写
testbench
文件,或者没有编辑输入变量的值
testbench
里是元件
申明
和映射
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