FPGA 对DDR 的控制研究

。

内存条的工作原

理与单颗粒内存芯片的工作原 理一样，主要的控制信号以及控制信号完成的主要功能如表

1

所 示。

以上的控制信号及地址信号都是由差分时钟信号中

CK

的正沿触发。

DDR

SDRAM

必须按

照一定的工作模式来完成初始化，完成初始化后才能进入到读写过程。

DDR

SDRAM

的控制流程如

图

1

所示。

初始化 的过程为：

(1)

上电后，延时

200 us

等待时钟稳定，然后将

CKE

拉高 ，执行一次

N

OP

或者

DESELECT

操作。

(2)

执行一次

precharge

all

操作。

(3)

设置扩展模式寄存器

( BAl

为低电平

BA0

为高电平

)

使能

DLL

。

(4)

设置模式寄存器

(BAl

BA0

均为低电平

)< /p>

复位

DLL

。

( 5)

执行一次

pre-ch

arge

all

指令。

(6)

< br>再经过

2

个自刷新

(Auto

refresh)

指令后再次设置模式寄存器设置操作模式。< /p>

(7)

延

时

20 0

个周期才能进行读操作。

DDR

S DRAM

的扩展模式寄存器和模式寄存器的定义如图

2

和图

3

所示。

完成初 始化后进入图

1

中的

IDEL

状态，此时可以进行读写操作。在进行写操作时，首先

要进入

active

状态，此时选中要操作的< /p>

bank

与

row

。然后执行

NOP

操作等待

tRCD

的时间后

可以进入写状态。

2

内存条电路设计

由于

DDR

SDRAM

采用的时钟频率较高，

加上

DDRSDRAM

的数据率为时钟速率的两倍，

DDR

SDR AM

对时钟质量的要求很高，必须保证时钟上升沿的时间小于

5

％的时钟周期。

DDR

SD

RAM

的数据线与相对应的数据采样信号

(DQ S)

的长度要尽量相等，来保证数据的采样窗口尽量要大

一些。 由于信号质量要求高，我们将所有的信号线都采用微电线和带状线来传输。使用

FPGA

和内

存条的

IBIS

< br>模型进行仿真来保证设计中信号的完整性，我们将信号分为

3

类，第一类，由

FPGA

到

DDR

SDRAM

的时钟差分信号；第二类，由

FPGA

到

DDR

SDRAM

的控制线；第三类，

FPGA

与